芯片是长出来的，不是画出来的

我在英特尔的晶圆厂里待了两天，想弄明白的其实只有一件事：AI 那边每年要三倍的算力，而造芯片这一头，按他们 CTO 的说法，用今天全世界已经装好的设备，先进制程的晶圆产能最多只能翻一倍。

这中间的缺口不在某一颗更聪明的芯片里，而在一条从器件、互连、光刻、键合、封装一路垒到产能的竖直链上——最外面那一层，恰恰是最硬的。1

德瓦克什开场就把这期的题目摆出来：AI 算力过去十年每年涨三倍，而半导体行业从来没有遇到过这么大的需求冲击。应用材料 CEO 加里·迪克森说 AI 正拉动惊人的算力需求；前 ASML CEO 彼得·温宁克说得更具体：需求比他们最大产能还高出四到五成，这种情况他以前没见过。

真正的问题是供给端。英特尔的 CTO 普什卡尔·拉纳德给出一个数字：用今天全球已有的设备存量，先进制程的晶圆产能最多只能翻一倍。也就是说，就算所有钱都不是问题，芯片也不会像模型需求那样每年翻三倍。2

为了把「造芯片」讲到能看懂，德瓦克什换了节目形态：先在厂里走两天，再用大量动画解说把器件结构拆开——这也是他第一次这么做。

第一个受访者是克里斯·奥思，负责所有目前在产工艺的开发。他给出的时间尺度很硬：14A 已经开发三年多，现在接近定版——工艺定下来、量产用的设备组合定下来、每个步骤做微调。

工厂里大约有两千个步骤。每一步都要调到「能进量产、一周跑几千片、次次可重复」。良率的提升靠两条腿：线上量测抓缺陷位置，线尾做电测与分选抓失效，再把缺陷切出 TEM 剖面，看它夹在哪两层之间，反推该去攻流程的哪一段。

他从 10 纳米带出来的一条纪律是：不要在一个节点里塞太多创新。创新越多，复杂度越高，你最终做得出来，但会丢掉时间表，而时间表是客户要的。

10 纳米的原定上市目标是 2016 年，实际 2018 年才开始量产。市场当天给出反应：英特尔股价跌超 15%，台积电涨 13%。

奥思说，最该留给下一代的是 EUV。当年定义 10 纳米时，结论就是「EUV 还没准备好」，于是用一堆新点子在没有新设备的情况下硬做，压力全压在工艺和工程师身上。台积电 2019 年把 EUV 放进量产、2020 年上 5 纳米；英特尔第一个 EUV 工艺直到 2023 年才进产品——对手多了约四年的机器经验。

10 纳米还留下了一样制度性的东西：成熟度指标加「闸门」。良率、缺陷、性能达标，才准从探索进开发；没达标的，去下一代技术。3

节目用一段动画把晶体管讲清楚了：它是个开关，给栅极加正电压，把硅里的电子吸到绝缘层下方形成沟道，电流就通；撤掉电压，沟道消失。缩到一定程度，源极和漏极太近，开关该关的时候也漏电，解法是让栅极从更多面包住沟道——先三面（FinFET），再四面（环绕栅极）。

环绕栅极的工艺难点不在概念：薄带要悬空，得先夹在占位材料之间、撑过约 1000 摄氏度的烘烤，再把占位材料蚀掉、填高 k、放金属栅。

时间线很说明问题：FinFET 1989 年在实验室演示、2011 年英特尔量产；环绕栅极 1988 年就演示过，三星到 2022 年才生产。两个想法差不多同时出现，进量产差了十年。

奥思的解释是取舍次序：前面还有应变硅、高 k 金属栅、FinFET 能顶，就先顶；等非动不可，再去啃环绕栅极。有些难题还不是芯片厂自己能解的——需要新设备、新气体、新卡盘，得让设备厂去发明。他有一句总结：九十年代到今天，用到的材料种类大概涨了十倍。

标准 EUV 的数值孔径是 0.33，High-NA 是 0.55，一次曝光能印出约小 1.7 倍的图形。一台标准 EUV 约两亿美元，High-NA 贵约一倍。

图形密到一次印不出，就把图案拆成两到四次曝光，每多一次就多占掉昂贵机器的时间、也多一次出缺陷的机会。所以 High-NA 买的不是分辨率绝对值，是「少走几趟」。

为什么英特尔用、台积电说暂时不划算：背面供电把电源线挪到晶圆背面，正面线距松了，一次 High-NA 够用；台积电没有背面供电，线距更紧，High-NA 省不掉多重曝光。同一台机器，两套结论。4

PDK 是另一个坎。英特尔几十年是 IDM，直接给产品团队看晶体管数据，没有正式 PDK；18A 一开始没有，14A 从一开始就有高质量 PDK，0.5、0.9、1.0 各有成熟度指标。

德瓦克什问：如果六十年代有一只蝴蝶扇了翅膀，有没有可能今天的世界连「环绕栅极」这个词都没有？奥思的回答分两半：晶体管结构和环绕栅极「某种程度上是必然的」，背面供电已经算野，铜在粗线上仍然是终点，但在最紧的线距上换掉铜是必然。

他真正想说的是往上盖：有了环绕栅极和背面供电，晶体管其实已经浮在互连里。既然分立芯片能堆，为什么不能晶体管、互连、再来一层晶体管？NAND 已经三维，DRAM 在谈，他认为 DRAM 迟早也要上。

CFET 就是这个方向的第一步：把 n 型和 p 型直接叠起来，同面积两倍晶体管。代价是每多一层就多工序、多成本，还有没有明确出口的热。

散热被他说成三个限制之一：开关能多快、开关一次要多少电、开关产生的热怎么散掉。前两件写在教科书里二十年，第三件的仿真工具还在婴儿期。

凯文·菲舍尔负责互连与内存的技术整合，带德瓦克什旁听了「热点问题」会议。他的话很直白：普通工程师看不到利害——这卡的是公司利润，也是客户的上市时间。

他的判断是：你永远不会有完整的数据集；想等数据齐了再决定，那你已经等太久。所以他每天做的事，是决定某个决定上拿多少风险。

会上的一个具体例子是外延结核：沉积源漏外延时出现异常生长，像个小肿瘤，长得飞快，一处外延短路到不该连的另一处，晶体管就废了。修法两条：加一道特殊清洗把它去掉，或者找到来源把来源去掉。哪条最省事并不总是明显，所以所有可能的修法一起跑。

优先级靠「热箱」分级：最高一级 HotBox 1 在每台设备上都优先，一路飙过去——代价是整个工厂为它降效。菲舍尔把它比作高速上专门划出的拼车道。

研究实验室里，杰克·卡瓦列罗斯先讲布线。铜要靠一层衬垫才填得进细线，而衬垫本身有电阻；线越细，衬垫占的比例越大。钌的好处是能直接蚀刻，所以不需要那层衬垫——用「无衬垫」换掉「有电阻的衬垫」，细线里钌开始赢。

交叉点大约在 20 纳米线距：线距的一半是金属线，另一半是隔离介质。再往粗的线走，铜仍然是终点。

选型也不是一次定终身：10 纳米那代选了钴，后来又回到铜，下一代也许钌。每项技术都同时评估多个选项，越接近交付才越收缩。

卡瓦列罗斯说，CFET 的难点不在叠，而在连：上下两层之间要挖深孔、填满不留气隙、还要保证后续工序不漏气，深宽比每加一层都更难。

研究阶段用「短流程载体」：正常流程走完要一个月以上，所以先做二极管、电容，再拼成晶体管，再拼成简化版 CFET。第一版只做一根 NMOS 带子叠一根 PMOS 带子，不选四对四——深宽比太狠，但一对一仍能验证堆叠与互连。

二维材料是另一条线：只有一层原子，实验室就能沉积、接触、调制导电性，特征尺寸不比将来量产的更大。

那为什么还要十年？他的回答是：做出一个能跑的简化版，和做出一个能赢过并排方案的版本，中间隔着上千个步骤，差一个百分点就不算赢。失败的理由往往很朴素：粘不上、盖层不气密、后续气体把膜改了。

德瓦克什先用一个几何事实说明问题：长宽各翻倍，面积四倍，但能用来连接的边只有两倍——晶体管越密，算得快的能力涨得比搬数据快。

封装的演化是三段：最早从芯片侧面绕线；后来加一块中介层，走 2.5D；再往后把芯片直接键合。英伟达 Blackwell 就是两颗大芯片加八组 HBM，全靠这一层通信。

混合键合的做法是铜对铜对齐、加压加热，让互连膨胀跨过缝隙，同时把周围绝缘面也键合起来；去掉焊球，连接密度高得多。

泰勒·奥斯本给出线距：十五年前第一层互连是 130–150 微米，今天 Foveros 量产 25 微米，这一代实验室做到 10 微米以下；今年 IEEE ECTC 上已有 0.45 微米线距混合键合的可靠性数据。

两种做法的取舍他也讲清了：晶圆对晶圆要好片坏片全部对上才能 100% 拿到好片，概率很低；芯片对晶圆先切、先测，只把已知良好的键到已知良好的位置。非 AI 应用同样受益——同样的互连密度之外，还有更低的每比特皮焦。

拉纳德这一段是全期最硬的部分。ASML 一年造不到一百台 EUV，这点产量要分给英特尔、台积电和正在扩产的存储厂。它不是唯一瓶颈，但比多数设备更紧；一旦锁定一条流程，就锁定一家供应商的那台设备，同一个工艺里不能随便换机器。

所以 18A 到 14A 要让约 80% 的设备可复用。就算无限投钱、把现有设备群的产出榨到最大，先进制程晶圆的产出大概也只能翻一倍——他的原话是「做不到十倍，但两倍大概可以」。5

德瓦克什算了一笔账：几十亿美元的资本开支、摊很多年，却能撑起每年上千亿美元的模型收入。拉纳德的解释是价值堆在栈顶，于是超大规模厂商开始自己设计芯片，行业从水平又走回一种「准垂直整合」。

规模经济的本质是固定成本：一座厂建好之后，约 80% 的成本结构是固定的，所以每多一个百分点的利用率，收入增量都很大。这也是为什么先进节点只剩三家——四十年前有二十家。

技术差距他给的说法是「已经到位，差的可能是几个百分点」。只差几个点时，比的是准时和高良率的快速提产，那比多几个百分点更重要。他还不认同德瓦克什引用的 SemiAnalysis 口径（14A 密度约等于 N2），理由是技术不是单一维度：低漏电、高性能、高密度 SRAM、高性能 SRAM、模拟与射频，是这些的总和。

资本开支是另一个量级差：台积电今年约 500 亿美元，英特尔约 200 亿。差别有一部分来自身份——今天台积电服务所有人，英特尔主要服务自己。

他还回应了卖掉闪存这件事：事后看不是最聪明的时点，当年有很好的理由，但今天内存的供给紧张比算力更严重。6

时间不站在扩产这边：明年的产出可能比预测更高，2030 年不会明显更高。今天下设备订单要等十八个月，那时已经 2028；再建新厂，就到十年末了。

最后一节讲马斯克的 Terafab。英特尔 2026 年 4 月加入做制造与工艺伙伴（不是股东），理由是：这座厂太精细，一个人从零起太慢。7

拉纳德顺手把成本曲线摆出来：建一座厂的成本大约每四到五年翻一番，光刻这个模块翻得更快；一台 High-NA 加配套设备约四亿美元——顺着这条线画下去，四年后就是八亿，他说这不太说得通。

于是他提出一个真问题：你今天真的需要洁净室吗？这个行业极度厌恶风险，理由是充分的——几百亿美元投进去，没人愿意冒险；十年又十年照旧做，人就被规训了，新来的工程师被教「厂就是这么运转的」，然后把它当福音。

德瓦克什最后问：既然瓶颈在上游设备，现在就该把钱和承诺砸出去。拉纳德的回答是这一期唯一一句近乎认错的话：如果早知道今天知道的事，我们大概一年前就会多投；知道了现在知道的，我们会多投。

以下按官方 11 段时间点切成 15 节，逐句译自节目随附的完整人工逐字稿，只保留中文，保留说话人标签，不压缩、不摘要、不删减。18

德瓦克什：半导体行业从来没有遇到过像今天这样、由 AI 需求带来的冲击。

加里·迪克森：AI 正在拉动惊人的算力需求。

彼得·温宁克：比我们最大产能高出四到五成，这种情况我以前从未见过。

德瓦克什：AI 的进展，一直由指数级增长的算力推动。要维持这个进展，像英特尔这样的晶圆厂必须造出多得多的先进算力——既靠生产更多的芯片，也靠让每一颗芯片做更多的事。但这些芯片的生产，被英特尔从供应商那里买来的设备卡住了。其中最出名的，是 ASML 的 EUV 机器。

CNBC：如果没有设备，他们在这里就造不出芯片。

德瓦克什：为了这几场对英特尔领导层的访谈，我在它的晶圆厂里待了两天。我想弄明白：制造世界上最先进的芯片到底需要什么，以及硬件正在如何塑造 AI 的未来。

德瓦克什：今天和我在一起的是克里斯·奥思，他负责所有目前在产工艺的开发。我想更具体地弄明白：一个新工艺的开发到底是怎么发生的。如果 14A 要在三年后或者两年后出来，从今天到那时候，中间在发生什么？希望你尽可能详细地讲给我听，从「良率是怎么提上去的」这个层面开始，到你们看哪些遥测数据、跑哪一类实验。我想尽可能具体地理解接下来两年会发生什么。

克里斯·奥思：14A 到现在已经开发了三年多，所以为了走到今天这一步，前期做了相当多的功课。现在我们已经非常接近定版：正在把工艺定下来，正在把它将来量产要用的设备组合定下来，也在对每一个工艺步骤做微调。工厂里大约有两千个步骤要一步步走完。每一个步骤你都得做非常精细的工作，确保它被调好了、能进量产、能一周跑几千片晶圆，而且每一次都能重复出来。

德瓦克什：现在你手上大概会有一个良率。讲讲它按月是怎么往上走的。有一条 14A 的线在跑，从这个月到下个月，会发生什么让良率变化？你们怎么找出缺陷在哪里？又怎么把它修好？

克里斯·奥思：找缺陷是一个一直在跑的流程。主要有两种找法。一种是线上量测，我们有设备去看晶圆，说「这里有个缺陷，那里有个缺陷，那里还有一个」。另一种是线尾，要么做电性测试，要么做分选，看哪些地方失效。我们会把失效点找出来，然后对这些失效做分析，去做剖面。你昨天在 TEM 实验室里，看到过怎么拿剖面。你会看到缺陷的剖面，从剖面就能说：「这个缺陷在这两层之间，所以它一定来自流程里的这一段。哦，那一段我们有线上量测，那边也报了缺陷。那些就是我们要去攻的缺陷。」我们从中学到的是：别在一个节点里塞太多创新，因为创新越多，复杂度越高。你最终是能把它做出来，但你必须踩住一个时间表，而那个时间表是客户想要的。有一个可预测的时间表是关键。你必须搞清楚：为了在客户需要的时间窗口里满足他们的要求，你还能塞进多少创新。

德瓦克什：这个取舍有多贵，英特尔是从 10 纳米节点的延期里学到的——它原定的上市目标是 2016 年，可直到 2018 年才开始量产。

维韦克·阿雅：通常英特尔是摩尔定律的看门人，每两年一个新制造节奏；但他们上一批产品滑了将近四年。

雅虎财经：英特尔今天经历了四个月来最糟的一个交易日，股价跌了超过 15%。我还要指出，台积电因为英特尔的坏消息涨了 13%。

德瓦克什：讲讲你觉得英特尔从 10 纳米里学到了什么。

克里斯·奥思：10 纳米是个好例子——当时我们定的目标非常激进。我们那时在做所谓的「超级缩放」，缩放的步子比历史上任何时候都快。为了做到这一点，因为设备还没准备好，我们想出了各种各样的新点子去绕过它。这给工艺压了很重的担子，也给工程师压了很重的担子。说到底，10 纳米是一门很好的技术：它有世界级的良率、世界级的性能、世界级的成本，只是我们花的时间比希望的更长。所以我们试着把这份教训带到后面的节点里，说：「嘿，得限制创新的量，确保时间表不丢。」

德瓦克什：你觉得最主要该留给下一代的那项技术是什么？

克里斯·奥思：EUV 大概是最大的那一件。我们开始定义 10 纳米的时候，结论是 EUV 还没准备好。

德瓦克什：EUV 是极紫外光刻。它用 13.5 纳米波长的光来印芯片图形，比芯片厂此前依赖的设备发出的光短了大约 14 倍。波长越短，一次曝光能印出的图形就越细。但英特尔当时判断这项技术不会按时就绪。台积电转向 EUV 要早得多：2019 年把 EUV 放进量产，2020 年在 5 纳米节点上进一步放量。英特尔第一个 EUV 工艺直到 2023 年才进产品，也就是说台积电在这些机器上多了大约四年的经验。

德瓦克什：昨天我们在研究实验室看了二维材料、CFET 和钌互连的预览。我很好奇，你怎么判断一项技术成熟到可以进下一个节点了？

克里斯·奥思：10 纳米还留下了另一样东西：我们开始定义一套成熟度指标。我们把这套成熟度指标放进一个叫「闸门」的流程里，意思是「要从探索阶段进到开发阶段，这些条件必须达到」。有良率条件、缺陷条件、性能条件，达到这些才能往流程的下一段走。如果有东西没达到，它就错过这一班，去下一代技术。我们专注在那些已经准备好、能跑起来、能进工艺的项目上，因为最关键的事之一就是守住时间表。

德瓦克什：要守住时间表很难，部分原因是新的晶体管设计要花几十年才成熟。今天芯片里的晶体管，是从 1960 年演示的平面 MOS 晶体管演化来的。此后晶体管的历史，就是从二维走向三维的过程。克里斯接下来描述的每一步——从 FinFET 到环绕栅极——都是这条路上的一步。所以先看清一个基本晶体管长什么样、它的各个部分随时间怎么变，会有帮助。晶体管本质上是一个开关。它打开的时候，电流可以在两端之间流动，这两端叫源极和漏极。源极和漏极之间的硅上面，坐着一样东西叫栅极。给栅极加一个正电压，开关就打开了，因为正电压会把下面硅里带负电的电子往上拉，拉向栅极。但有一层很薄的绝缘层挡着，电子其实到不了栅极，于是在绝缘层下面聚集起来，形成一条从源极到漏极的细导电通道，这条通道叫沟道。撤掉电压，电子散开，沟道消失，开关就关上了。晶体管越缩越小之后，源极和漏极靠得太近，即使开关本该是关的，电流也能从沟道里漏过去。我们需要更好的办法来控制沟道、阻止漏电。解法是让栅极从更多面包住沟道，抓得更紧。最早的平面晶体管，栅极只从上面碰沟道。FinFET 把沟道挤成一片竖直的薄鳍，栅极像布一样搭在鳍上，从三个面控制沟道。再往后一步，是连沟道的底面也包住。这门技术叫环绕栅极，它把沟道切成一条条薄带，每一条都被栅极完整包起来。但要让环绕栅极真正跑起来，需要新材料和新工序。要造出这些悬空的硅薄带，先得把它们夹在交替的临时占位材料层之间——占位材料占住将来栅极要放的位置。之所以要用占位材料，是因为真栅极的材料扛不住后面的工序：那一步要把晶圆烤到大约 1000 摄氏度。等这些高温步骤走完，芯片厂把占位材料蚀掉，硅薄带就悬空留在那里。然后他们用一种叫高 k 材料的特殊绝缘体，在每一根薄带周围填上一层薄薄的包裹，作用是让栅极能更有力地拉动沟道。再在这层材料上，放上栅极自己的金属。FinFET 是 1989 年在实验室里演示出来的，2011 年在英特尔进入量产。环绕栅极晶体管早一年，1988 年就被演示过，但三星直到 2022 年才开始生产环绕栅极芯片。所以这两个想法——FinFET 和环绕栅极——差不多是同时成形的，可它们进入量产相差了十年。我想问克里斯，为什么走到今天这门环绕栅极技术要花这么久。

德瓦克什：也许你可以带我走一遍进入量产的流程。我想很具体地理解：当你有了一个想法——「嘿，我们要把沟道做小，我们要把它包起来」——剩下那些材料科学的难题，比如怎么做到不把栅极毁掉，究竟是怎么被解掉的？为什么要这么久？

克里斯·奥思：环绕栅极是个好例子，因为早在九十年代我们就知道这个想法。但我们也知道，要把它放进量产会有一堆问题。同时还有别的东西可以做，比如高 k 金属栅、应变硅、FinFET，这些都摆在那里。问题是什么时候去啃它们才合适。你不希望在不得不做之前就去做。如果还有别的能提性能的手段，你就先去做那些。所以我们就走了这条路：做应变硅、做高 k 金属栅、做 FinFET，然后到了「嗯，还得往前走，怎么走？」这一步。环绕栅极确实是最终极的那个晶体管，也许是时候开始啃那些问题了。你说得对，这时你就得看：高 k 金属栅怎么和环绕栅极装在一起。耗时间的就是这份创新。有时候你需要新材料，有时候你需要一台不同的设备才能做成你要做的事，而那需要设备厂商去发明。你得跑去跟设备厂商说：「嘿，我需要一台能做 XYZ 的设备。我需要一种气体，能把这种材料沉积进去。我需要一个具备这种特性的加热卡盘。」这些都要时间。有些是反复迭代的：你跑一次环绕栅极晶体管，说「哦，这不行，让我看看我的假设哪里错了，换个结构再试一次」。

德瓦克什：从「只是把平面晶体管越做越小、吃到登纳德缩放的红利」那个年代，到今天这个世界，研发的性质变了什么？是不是完全变成另一种研发流程了？以前是「把它做小、做小、再做小」；现在你要同时看性能的各个侧面，而靠尺寸带来的改进没那么容易了。讲讲在那个转折点上，研发流程里是不是发生了什么关键变化。

克里斯·奥思：如果你看八十年代和九十年代，是的，那真是由登纳德缩放和光刻驱动的。我们只是把东西做小，晶体管变快、变得更可靠，节奏非常可预测。到了 2000 年代我们发现：「这不够了，我们得做点不一样的事。」在我看来，那之后成了创新的黄金时代。每一个技术节点，你要怎么提供更多缩放？怎么提供更多性能？它催生了应变硅、高 k 金属栅、FinFET、环绕栅极、背面供电。这些东西在八十年代和九十年代，你会说「不不，我们绝不碰」，因为我们就一直沿用同一套工艺流程，只是缩、缩、缩。但对像我这种晶体管痴迷者来说，这太棒了——因为手册被翻开了，你什么都能试，可以引入新材料。你看看九十年代我们用多少种材料，今天用多少种，大概涨了十倍。创新非常多。还有原子层沉积，你是在一个原子一个原子地控制这些东西。所以做工艺的思路变了很多。以前是「尽量什么都别改」，现在是「抄起大锤把东西砸开，想出个新点子」。

德瓦克什：14A 上，英特尔用的是一种新的光刻机——High-NA EUV。它用的光和今天的 EUV 机器一样，都是极紫外，但光学系统变了。NA 即数值孔径，衡量的是机器镜片能把多宽的一束光汇聚到晶圆上。能汇聚的光锥越宽，光能刻出的点就越小。标准 EUV 机器的 NA 是 0.33，High-NA 把它扩到 0.55，所以 High-NA 一次曝光能印出大约小 1.7 倍的图形。当图形细到光刻机一次印不出来，芯片厂就得把图形拆成几次曝光，每次印一组不同的东西。最密的图形可能需要两次、三次甚至四次曝光。每多一次曝光，就多占掉一台价值约两亿美元的机器上宝贵的时间，也多了出错的机会。High-NA 机器贵大约一倍，但能减少需要的曝光次数。所以决定它是否值这个价的问题就是：它省下多少时间，又减少多少缺陷风险。

德瓦克什：现在你们在 14A 上用了 High-NA EUV，而台积电说过，这对他们目前还不划算。你怎么判断下一代光刻设备是不是该采用的那一台？

克里斯·奥思：High-NA 正好是个例子：因为我们和台积电的架构不同，同一套设备会得出不同的结论。我们用了背面供电，这就缓解了正面的一些线距要求，让你可以直接用 High-NA 印出来。台积电没有背面供电，线距必须更紧，用 High-NA 做不到，只能上 EUV 多重曝光。所以对他们来说，这帮助不大；对我们来说，帮助很大。现在在 14A 上，我们把它保留成一个选项，会和客户逐家讨论，因为它有价值的一面，也增加了复杂度。

德瓦克什：克里斯说的是背面供电。一颗芯片上有两种布线。电源线负责把电送给晶体管，它们必须做得很粗。信号线负责让晶体管之间说话，它们细得多，但必须彼此隔开，免得一根线的信号干扰另一根。过去，所有这些电源线和信号线都挤在晶体管上层。英特尔最新的工艺把电源线挪到晶体管下面，也就是晶圆背面。这样上面就腾出了空间，信号线不必排得那么紧。这个变化让 High-NA 对英特尔变得划算：没有背面供电，布线太密，即使用 High-NA 也要多次曝光才印得出来；有了背面供电，一次 High-NA 就够了。外部公司现在可以委托英特尔代工他们设计的芯片。他们要遵循英特尔的工艺设计套件，也就是 PDK：一套说明书，讲清某个工艺能造什么、以及照着什么规则去造。

德瓦克什：对打算在 14A 上开发的客户，你现在就得把它锁进 PDK 吗？

克里斯·奥思：今天它在 PDK 里是一个选项，我们按客户逐家讨论，看他们要不要走这条路。

德瓦克什：18A 的时候有公开报道说 PDK 延期或者有问题，有些指令跑不通，别人想用你们的代工来造芯片很吃力。讲讲英特尔变成一家代工厂、并且拿出一套别的客户能用的 PDK 的过程。

克里斯·奥思：要成为一家代工厂，确实有一条学习曲线，我们的竞争对手也走过。PDK 就是个好例子。几十年来我们是一家 IDM。我们跑到自己的产品团队那里，给他们看晶体管数据，数据来回共享，从来没有一套正式的 PDK 流程。所以在 18A 上，这是我们不得不新建立的一套流程。18A 一开始是没有 PDK 的。客户给了我们很多反馈：他们期待 PDK 达到什么质量、什么成熟度，希望在里面看到哪些信息。我们把这些反馈尽量吸收进去，确保 PDK 满足客户要求。这就是我们走到今天的位置。现在我们开始交付具备这些的 PDK，而 14A 从一开始就会有，而且是质量很高的 PDK。同样，什么算 PDK 0.5、0.9、1.0，也有成熟度指标。我们不断收集客户反馈，把它并入 PDK 的质量里。

德瓦克什：在大部分历史里，英特尔的晶圆厂只造英特尔自己的芯片。这也许正是台积电取得优势的部分原因：服务很多客户，让台积电有更多晶圆可以学习、更多收入可以再投入、也有更多压力必须守住交期。

德瓦克什：如果六十年代有一只蝴蝶扇了一下翅膀，你能想象出这样一个世界吗——环绕栅极甚至不是一个人们听过的词、一个熟悉的念头，人们在想的是技术树上一个完全不同的分支？你觉得技术树往下走多远，事情会变得完全不一样？有没有可能我们连铜都不用？

克里斯·奥思：如果你看晶体管和互连，我们走到今天这一步——环绕栅极就是理想的晶体管结构——某种程度上是必然的。就像我说的，九十年代我们已经在讨论这类东西了。背面供电，那一个比较「野」。即便在九十年代，「把整片硅衬底剥掉、在背面布线」这个想法也算得上有点野。至于铜，铜线当然是最好的，所以我想不出你怎么会走到铜以外的路上。

德瓦克什：但你们也在探索别的——

克里斯·奥思：在最紧的那几层线距上，替换掉铜是必然的。那是个好例子：会有另一种材料进到那里。但对更粗的线，铜大概就是终点了。而一旦你开始做环绕栅极晶体管、做背面供电，你就进入了一个很不一样的体系。你会发现不再是「这里有一块衬底，你把所有东西堆在上面」。现在你的晶体管是浮在互连里的，于是你会想：「好，那我为什么不能有晶体管、互连、再来一点晶体管、再来一点互连？」我们现在用一颗颗分立的芯片堆叠，做这种三维堆叠。那为什么不干脆把整个结构一次建出来？你在存储器上已经看到了——NAND、DRAM。它们有非常惊人的三维结构。NAND 已经这么干了，DRAM 在谈，而我认为 DRAM 迟早也会走上去。很多人说：「不行，我们干不了这个，因为五年内做不到。」得了吧，把时间尺度放大一点，放到十年、二十年。2045 年，你觉得能做吗？这时你就会说：「哦，那时候我们大概会有相当奇特的结构。」我们总是被「未来四年里什么是可能的」限制住。我一直说：当人们问「你看技术缩放会怎么走」，我们大约只有四年的能见度。走到第四年，你会说「对，我觉得再往四年还有些事能做」；再走到那四年，你又觉得还能做点事。但一旦你开始谈十年，就很难说它会是什么样子。

德瓦克什：克里斯说的「往上盖」，可以从晶体管本身开始。芯片用两种晶体管，叫 n 型和 p 型，原理相同，电荷相反。几乎每个电路都是把它们成对搭出来的。今天芯片厂把它们并排放；下一步是把它们直接叠起来以省面积，原则上同样的面积能塞进两倍数量的晶体管。这种设计叫 CFET，是「互补场效应晶体管」的缩写。但每多一层，就多一道工序和成本，也会让热量积起来、又没有明确的散出通道。

德瓦克什：因为逻辑比存储更耗电，你没法像做 HBM 或三维 NAND 那样，在逻辑上轻易做 DRAM 堆叠，热量就是原因。长远看，这是不是那个根本问题？你怎么——

克里斯·奥思：散热。当你问「是什么限制了算力」，有三样东西：开关能多快，也就是器件的频率；开关一次要多少电，也就是能效；第三样是，开关产生的热你怎么散掉，这就是散热那一块。这些都不是新问题。往回推二十年，你都能找到讲这三件事的文章。问题是散热——特别是当你开始谈这些三维器件时，你怎么办？这需要系统级的分析和仿真工具。我认为这块还在婴儿期，因为我们刚刚开始看它。它是一个限制因素，而且将来也会是，但这些同样是我们能去解决的问题。

德瓦克什：问题会回应投入，但工程时间有限，用来做实验的晶圆也有限。在几千个问题之间决定这些资源往哪儿去，本身就是把一个节点做出来最难的部分之一。我旁听了英特尔的一场「热点问题」会议，这类决定就是在那儿做的。现在我在凯文·菲舍尔这里，今天早上他在热点问题会议上「立规矩」——你们在讨论怎么改进 18A 和 18A-P 技术。人们带着各自在跑的实验、各自对提升良率和性能的想法来找你，然后你和你的整合工程师会告诉他们你需要什么数据、他们该怎么推进、你认为他们怎么才能更快。我想让人们感受到这些会议上的文化。有一点我觉得很冲击：这正在卡住你们最先进的节点。你希望进展快，所以有点把锤子砸下去的意思。

凯文·菲舍尔：我得说，普通工程师并不理解这里的利害关系，也不理解这件事有多紧迫——它会怎么影响英特尔的利润，会怎么影响我们的客户。他们根本看不到这些问题。他们通常心里有一组想要拿到的指标。然后他们会撞到边界：「我要了一样东西，有人说不行，那就算了，看来我拿不到。」在这个行业里你会学到一件事：你永远不会有完整的数据集。如果你非要等到完整数据，你已经等太久了，早就晚了。我在那些会议上做的很多事，是决定某个决定上我们要承担多少风险、或者不承担。你得说：「看，我们现在就上吗？我们现在就开始拿量产冒险吗？」因为你在拿利润冒险，拿收入冒险。我担心我这么对人砸锤子，会让人觉得我是个恶人。

德瓦克什：那是个很好的名声。

凯文·菲舍尔：它真正传达的是紧迫感。每一天都算数。

德瓦克什：能不能讲一个具体会冒出来的问题？

凯文·菲舍尔：你今天早上看到的一个例子是「外延结核」。

德瓦克什：外延的意思，是在已有材料上长出新材料。芯片厂把气体流过加热的晶圆，气体把原子留在表面。底下材料的晶体结构充当模板：每个新原子都和下面的原子对齐，新一层延续同一个晶体。芯片厂在制造一颗芯片的好几个阶段都会用外延。在凯文讲的那一步里，他们用外延在栅极两侧长出源极和漏极的小晶体。

凯文·菲舍尔：在我们沉积外延的时候，会出现异常生长，像个小肿瘤一样。它长得非常快。这会带来问题，因为一处外延会短路到不该连的外延上，晶体管就废了。然后你得把它缩小范围，找出怎么修。

凯文·菲舍尔：你今天早上看到的其中一件事，是我们在看一种特殊的清洗，它能把结核去掉。结核沉积上来，然后我们把它弄掉。另外一些讨论是关于结核的来源——把结核的来源去掉。

德瓦克什：也就是说存在某个根因。你怎么判断根因是什么？

凯文·菲舍尔：大部分时候我们是高度并行地干。怎么判断？哪条修法最省事，并不总是明显，所以你会把所有可能的修法都做起来。有时候最早奏效的并不是你以为的那个。一旦我们把它认定为这门技术的主要问题，热点问题会议就会介入，我们就是这样把资源对齐到那些工程团队，好让工作提速。

德瓦克什：你说过有个快速通道，如果某些实验被卡住，晶圆可以走得更快。

凯文·菲舍尔：工厂里我们有一套分级的「热箱」。每一个等级的热箱都快一点，它其实就是工厂给某一批晶圆——那一片正在厂里跑着的硅——的优先级。我们最高等级的 HotBox 1 是一路飙过工厂的：它在每一台设备上都优先，但它会拖累整个工厂。你要是把厂里的人叫来，他们不喜欢打这张牌，因为你会为了跑得极快而把设备用得效率很低。你可以把它想成高速公路，你划出一条专用车道给拼车，那条道本来大家都能用，但你说「行，只给拼车」。那就是我们的 HotBox 1：除那一个实验之外，所有车都从那条道上让开，让那一个实验在高速上飞。

德瓦克什：凯文的工作是决定现在什么能上生产线；而前一天，我和杰克·卡瓦列罗斯去了英特尔的研究实验室，看那些还没准备好进节点的想法。我们从布线开始。一个晶体管只有被连起来才有用，在现代芯片上，这需要在晶体管上方堆十几层以上的金属线，叫互连。这些线是铜做的，而当它们越做越细，铜就开始遇到麻烦。英特尔在探索一种替代品：钌。

德瓦克什：钌的电阻率更高，那你们为什么还探索用钌做未来材料？

杰克·卡瓦列罗斯：有意思的是，当你把铜线的尺寸往下缩，你会撞到挑战。比如铜通常需要一层衬垫，才能把铜沉积进去填满那些线。钌在这方面完全不同，因为它是我们能直接蚀刻的材料。既然如此，靠蚀刻它，我们就不需要那层衬垫。现在你把尺寸缩到很细，如果你能用「没有衬垫」换掉「有电阻的衬垫」，钌就开始赢了。存在一个交叉点，过了那里钌的导电性、电阻率都会明显优于铜。那大概在 20 纳米线距这个范围——你可以想象，线距的一半是金属线，另一半是把它们隔开的介质。

德瓦克什：那衬垫到底是什么？

杰克·卡瓦列罗斯：你可以把它想成一层胶水或者过渡层，我们需要它才能把铜沉积上去、让它粘住、并和下层的铜线接上。这些铜线是一层一层互相咬合、彼此连接的。但每次沉积铜，下面总有一层衬垫。过去，那层衬垫可能占掉整条导电路径相当大的一部分。随着时间推移，我们把它缩了、做薄了，于是铜又回到竞争者的位置上。

德瓦克什：有一件事我很好奇：你怎么判断一项技术成熟到可以量产？10 纳米的时候你提到你们从铜转向钴，而那里有潜在的问题。你怎么判断这门技术在规模上能行？

杰克·卡瓦列罗斯：把这些材料整合进晶体管这样一个复杂的系统，牵扯到许许多多不同的部分。可缩放是一部分，能不能整合进去是另一部分。当年我们决定用钴的时候，它是领跑者，当时结果更强。但随着我们和外部生态——提供这些材料的供应商、以及我们用来整合它们的设备——一起推进，我们会在这条路上找到一些解法，可能又让铜回到两者中更强的那一边。事情就是这样。每一项技术我们都会评估多个选项。当我们越来越接近交付一个可量产产品的时间点，我们必须做决定。当时领先的选项是钴。现在又是铜，将来也许会是钌。

德瓦克什：我很想听你聊 CFET，也就是把晶体管叠起来。那边进展怎么样？你能一直往上叠更多层吗？只有两层？能到三层、四层？最高能到多少？

杰克·卡瓦列罗斯：对 CFET 的评估现在正在进行。不只是我们在做，竞争对手也在做，外部实验室也在看。它是可堆叠性的终极形态。我们原本不得不把晶体管越压越小，现在某种程度上放松了这一点，因为我们要把它们叠起来。但叠起来这个动作，并不意味着它们不需要互连。过去在顶上、甚至底下的连接——就像我们在新闻稿里看到的——现在必须竖直地从晶体管之间穿过去。这是新的挑战，因为挖槽、填槽的深宽比越来越难。它不像「把晶体管叠起来」那么直接，因为你仍然得考虑怎么把它们连起来。

德瓦克什：那里的问题是要蚀刻出那么深的孔吗？

杰克·卡瓦列罗斯：蚀刻的深宽比是很大一部分。我们在和设备供应商一起推进、改进它；另一半是你用什么去填那些极小的空间。因为填充有时会留下气隙或者永远填不满的洞，那就不理想。

德瓦克什：我猜在这个实验室里，已经有一个能跑通的 CFET 版本。现在在跑的是什么样的晶圆或者工艺？下一步是什么？再下一步是什么？一直到它进入完整的量产流程。

杰克·卡瓦列罗斯：推进这类技术、尤其是像一种架构这样更复杂的东西——不是一种基本化学或者一种材料，而是像 CFET 这样的完整架构——的一部分工作是，我们必须做「短流程载体」来更快拿到反馈。正常的制造流程要走完几千个步骤，可能要一个月甚至更久。我们的目标是把这个流程里的单元电池拿出来、把它们验证合格。我们利用短流程载体拿到电学参数、化学参数，靠它解决其中一些挑战、一些减速带。解决之后，再把它们组合成更复杂的测试载体。你在这里看到的东西会非常简单：你可能在做二极管，也可能在做电容，它们是晶体管的组成部分。随着它们演化得越来越强、性能越来越好，你把它们组合成下一阶段，也许就是晶体管本身。以 CFET 为例，你可能不会选择「四根带子叠四根带子」，而只做一对一的叠法，因为处理那么高的结构，深宽比自然会越来越难。所以我们会做一个简化版 CFET：NMOS 只有一根线，PMOS 只有一根线。这简化了我们的工作，但它仍然能帮我们评估器件的堆叠，以及它们将怎么互连。

德瓦克什：但这里的特征尺寸已经和最终一样小了吗？还是说更大？

杰克·卡瓦列罗斯：哦，绝对（一样小）。有些情况下至少一样小。比如你听说过二维材料，所谓过渡金属硫族化合物。它们是非常非常薄的材料，本质上只有一层原子，我们在处理的就是一个单层。这些沉积可以在这个实验室里做。我们可以评估这些薄膜的导电性、能不能接触上去、能不能调制它的导电性——而这正是晶体管要做的事。所以是的，我们不仅能沉积小到原子尺度的薄膜，也能印非常小的图形。我们有 EUV 技术，或者电子束技术，能印出和最终量产接近的小图形。

德瓦克什：我想我缺了这段流程的背景，直觉上不太理解：如果你现在就能做出特征尺寸这么小、能跑的 CFET，为什么它要十年才能进我的手机？我明白有一个流程，但为什么这个流程这么长？

杰克·卡瓦列罗斯：面对 CFET 这样的架构，和面对一种新材料，答案略微不同。材料当然有沉积、蚀刻、去除这些挑战，还有它和上下各层的兼容性，这些都得先研究清楚，才能放进产线。架构看起来可能只是一个简单的演化：「哦，你本来就在做并排的纳米带晶体管，把它们叠起来有什么难的？」但叠起来这个动作，当然会加大蚀刻、沉积、清洗的深宽比，而技术本身可能根本还没准备好。

德瓦克什：可你在这里已经做出来了，那就意味着有一个版本的技术已经就绪，对吧？

杰克·卡瓦列罗斯：对。我们做出来的是一个简化版本，它可能还比不过我们现在并排的纳米带技术，但我们要把它演进下去——也许做成两根纳米带，或者加上合适种类的金属和介质——才能把那个器件的性能榨到最大。

德瓦克什：明白了。所以它像一条很长的尾巴——

杰克·卡瓦列罗斯：有一千个不同的步骤，必须以非常独特的方式凑到一起，才能让性能追平、或者真正超过上一代技术。

德瓦克什：这些想法通常在哪里失败？你有二十个像二维材料这样的想法，你凭什么判断这个不值得再往下做？

杰克·卡瓦列罗斯：有时候我们会发现材料的一些根本性质，会和我们其余工艺不兼容。第一层实验可能只是很简单的沉积。你说：「行，我能沉积出薄膜，我能看它、能测它。可一旦我想给它做接触，什么都不粘。」问题可能就这么基础，比如附着。流程的下一个步骤根本没办法附着到这种材料上。于是你可能就因为这么简单的一件事把一种材料排除掉。更复杂的挑战是，后续工艺可能和下游步骤发生气相反应。比如我沉积了薄膜，用别的材料把它盖住了，但那些盖层不是气密的。结果我第三、第四、第五步仍然会和它发生作用，改变它的性质。这让它不稳定，于是我们得为这个流程找到更好的气密封盖。如果找不到控制它的办法，那对我们就是死路。

德瓦克什：叠晶体管还留在研究实验室里。叠整颗芯片却已经在量产了，而且它解决的是另一个问题：芯片之间怎么通信。现代计算机被分成好几个部件，各自为不同的任务做优化。比如英伟达 Blackwell 的数据中心 GPU，把两颗巨大的处理器芯片拼在一起，周围再围上八组高带宽内存。这些芯片之间必须不停来回传数据。而在 AI 里，往往是这些数据流动的速度——而不是原始算力本身——决定了任务跑完要多久。想象两颗芯片并排放，通过彼此相对的边来通信。如果你把每颗芯片的长和宽都翻倍，面积会变成四倍，但能用来连接的边长只有两倍。这就是面积对周长的问题。晶体管越密，一颗芯片做计算的能力涨得比搬运数据的能力快。业界早就知道这个问题，所以发明了好几种技术来对付它。

视频旁白：做好的电路还必须经过最后两道工序：键合与封装。

德瓦克什：一颗芯片做出来之后，还得连到别的芯片、连到计算机的其余部分。这一步叫封装，过去几十年它的变化非常大。粗略地说，封装的演化是这样的：最早芯片并排摆，连接它们的线从一颗的侧面绕到另一颗。为了提高连接密度，业界引入了一块共用的硅，叫中介层，让多颗芯片坐在上面。芯片可以通过直接穿过中介层的布线互相通信。这类封装常被称为「2.5D」。另一种提高连接密度的办法，是把芯片直接键合到一起。这能缩短芯片之间的连线，但早期版本用焊球，体积大、电阻高。更好的做法是干脆跳过焊料，把两颗芯片的信号线直接熔接在一起。这叫混合键合，是半导体行业投入最多的技术之一。混合键合作的方式是：把一颗芯片的铜互连和另一颗的对齐，然后把它们压到一起加热，让互连膨胀、跨过芯片之间的缝隙。这个过程同时让铜周围的绝缘表面也键合起来。于是，去掉焊球之后，你得到密得多的连接。这项技术之所以到现在才进入量产，是因为它带来的对准和缺陷难题花了很久才被磨平。在封装实验室里，我问了英特尔先进封装技术开发部门的一位总监泰勒·奥斯本，他们是怎么把它落地的。

德瓦克什：做混合键合有两种方式：芯片对芯片，和芯片对晶圆。也许你可以讲讲两种各自的好处，以及实际上哪一种更好用。

泰勒·奥斯本：好。在英特尔内部，你说的「芯片对芯片」，我们一般叫「晶圆对晶圆」。我们其实是拿一整片晶圆和另一整片晶圆键合。这个做法现在在 CMOS 图像传感器行业非常流行，实际上基本统治了那个行业。它也在被看作存储器堆叠等其他方向的方案，各种想法都有人发表过。不过它的挑战之一是：你需要两颗彼此完美匹配的裸片，而且要完美地一左一右，所以你必须能正好一对一地键合。一对一同样尺寸的裸片本身就是难题。如果上下不是完全相同设计的器件，那就有问题。用晶圆对晶圆，难点在于确保两片晶圆在分选结果上非常匹配——这边的好片阵列和那边的好片阵列。如果它们完全对上——好片和坏片全都对上——我就能在这一步把好片 100% 都拿到。但那种概率很低。两者之间会有一定的随机错位，无论错位是什么，都会造成好片键到坏片上的损失。而用芯片对晶圆，条款由我来定：我可以先切割，在芯片级别测出已知良好的裸片，然后只把已知良好的，键到已知良好的基底位置上。

德瓦克什：那你觉得芯片对晶圆会是将来做混合键合的方式吗？

泰勒·奥斯本：我认为两种我们都会做。两种能力我们都有。这取决于客户和架构，但在逻辑对逻辑这个领域，芯片对晶圆确实非常合理。

德瓦克什：你刚在讲，从先进封装走到混合键合，线距在变小。这还能走多远？

泰勒·奥斯本：这个问题问得好。历史上，就像我们说的，十五年前第一层互连是 130 到 150 微米线距。今天在量产里，Foveros 我们做到 25 微米。在这里我们做到 10 微米以下，而文献里已经有更小的了。事实上，封装领域每年最大的会议是五月的 IEEE ECTC。今年的会上有一篇论文，给出了 0.45 微米线距混合键合器件的可靠性数据。所以你可以想象，那个密度又比我们现在的量产高出整整一个数量级。这种可缩放性已经被验证过了。所以我认为这条路还很长。

德瓦克什：在互连里，在单片晶圆内，它们通常相隔多远？

泰勒·奥斯本：在晶圆厂的后段，你可以想象，紧挨着封装下面的那几层，尺寸大概是一微米到半微米。所以如果你能把封装推到 0.5 微米甚至更低，你几乎可以想成：把裸片顶上的几层拿掉，把硅内部较低的一层直接连到另一块硅内部较低的一层。混合键合真正漂亮的地方就在这里。你可以设想，将来两侧需要更少的互连层就能键合到一起，两层晶体管之间总的 IR 压降也更小。一旦进入那个区间，想想它能走到哪里，真的很酷。

德瓦克什：其实我非常好奇……对 AI 来说，混合键合为什么这么强很好理解，因为这样你能拿到更高的内存带宽。但你刚说散热等等还有问题。对非 AI 应用，混合键合的好处是什么？

泰勒·奥斯本：好问题。市面上有公司在为 AI 以外的应用看它，甚至包括客户端设备。我认为在那里它最大的帮助之一，第一显然是同样原始的互连密度，尤其是在 CPU 和 GPU 这种东西之间。但另一个是功耗。就像我们之前谈过的，当互连越来越细，你可以降低那个接口的总体功耗，单位是每比特多少皮焦。在这些应用里用混合键合，你可以把它看成封装帮助降低整机功耗预算的又一条路。这给你很多好处：同样的电性能，功耗更低、发热更少。

德瓦克什：到这里为止，讲的都是怎么把芯片做得更好。问题的另一半是：如果 AI 实验室愿意为多得多的芯片付钱，这个行业能造出多少？

德瓦克什：我现在有机会和英特尔的 CTO 普什卡尔·拉纳德聊聊。我很想弄明白：整个行业都得依赖同一批供应商，这件事怎么卡住了你扩产的能力。就这台 EUV 设备而言，ASML 一年造不到一百台。他们也没打算把年产量提到一百台以上，即便到本十年末也不打算明显提高。而这点产量还要分给你们、分给台积电、分给所有正在扩产的存储厂，比如 SK 海力士。这怎么限制你跟上所有这些需求的能力？

普什卡尔·拉纳德：它确实是个限制项。我们必须把已经装好的产能用到极致，会想办法从现有设备群里挤出更多产出。但 EUV、或者说 ASML，并不是唯一的瓶颈。它肯定比某些设备更紧，但很大程度上，我们看到所有设备都出现巨大的供应短缺。即便别的设备有多家供应商，一旦你锁定了一条工艺流程——比如 18A，它现在已经是成熟工艺——我们就需要某台特定的设备。同一个工艺里，我们没法随便换一台别的设备。所以我们被锁在那台设备、那家供应商上，只能依赖它。

德瓦克什：这对 14A 在结构设计上给出什么教训？到 2028 年，那会是个疯狂的世界。你怎么安排，才能在提产时保有弹性？

普什卡尔·拉纳德：办法就是——我们一直在这么做，大家一般也都这么做——尽量让节点与节点之间的设备保持通用性。从 18A 到 14A，也许你可以说 80% 的设备可以复用。当然，14A 会有一些新要求，因为几何更密，所以需要一些独有的设备。

德瓦克什：你有没有概念，即便你们决定砸无限的钱去做资本开支，每个月能产多少片晶圆的终极瓶颈在哪里？

普什卡尔·拉纳德：在现有约束下，假设我们要在一块既定面积的设备群里把产出最大化，那我认为是渐进的，因为今天的工艺良率已经相当高。良率已经很高的时候，每多拿 1% 都极其困难，因为它已经是一个调得很精细的工艺。

德瓦克什：世界上现有的设备，够不够让你把先进制程的晶圆产量做到十倍？

普什卡尔·拉纳德：做不到十倍，但两倍大概可以。

德瓦克什：这很有意思，因为 AI 行业十年来算力是每年三倍。你的意思是这没法一直持续下去。

普什卡尔·拉纳德：除非整条供应链——从设备供应商、到他们的供应商、再到更下一级——除非每一环都多生产，否则产出上不去。

德瓦克什：为了让听众有个概念，AI 需求到底有多大、你们造出来的产品变现有多好：你可以算一算，数字似乎说明，只要在英特尔这边投几十亿美元的资本开支，产出的芯片——或者足够芯片所需的逻辑——就能撑起比如一千亿美元的收入给 AI 模型公司。当然，这个栈里还有很多别的玩家，还有内存等等。但几十亿美元的资本开支、可以摊好几年，却能每年产出一千亿美元的收入，这太疯狂了。这似乎说明，某个时点这个好处应该往下渗透。某个时点，AI 实验室完全可以说：「我们全买了。你能造多少造多少，未来的收入流我们给你保证。」

普什卡尔·拉纳德：已经有早期迹象显示这可能正在发生。需求信号实在太高。但我想你指的是价值在技术栈顶部堆积这件事。本质上发生的是：我们从三四十年前、也许更早那种完全垂直整合的行业，变成了一个非常水平的行业——有晶圆厂、有设备商、有设备商的供应商。今天，每一家超大规模厂商都在设计自己的芯片，而它们的规模太大了。比如有些模型公司，它们的需求高到可以独自吃掉一整个晶圆厂的硅，或者好几个厂，而且它们绝对有资本去支撑这件事。所以在某种意义上，我们正在从一个水平的世界，又走回一个准垂直的世界。它不是单一的垂直整合，而是一种虚拟的垂直整合。

德瓦克什：这门生意里规模经济的本质是什么？如果你看台积电和英特尔在先进制程上出货多少片晶圆，台积电是三倍以上。走到这一步，规模经济给你什么优势？还是说过了某个点，规模经济会变弱？

普什卡尔·拉纳德：这是非常重要的问题。整门生意就靠规模经济。你看外面所有先进制造公司，半导体晶圆厂的规模经济大概是最纯粹的。原因是固定成本高得不可思议：一座晶圆厂建好之后，大约 80% 的成本结构是固定的。这意味着每多一个百分点的产能利用率，带来的收入增量要大得多。所以它极其重要。我们会为每一个百分点的晶圆厂利用率去争，也会为每一个百分点的产出争。比如我今天在造一些晶圆，良率 60%；如果我把工艺改进，裸片良率变成 65% 或 70%，那不是线性的好处——同样的设备面积，我拿到多得多的产出。所以规模经济永远有改善空间。这也是为什么你会看到这个行业整合得这么厉害：先进节点上只剩三家晶圆厂，正是这个原因。一路上，很多公司干脆就不造了。不知道你有没有看过那张图：四十年前大概有二十家晶圆厂，随着时间推移数量一直减少，到今天只剩三家。

德瓦克什：那追赶台积电的具体总体方案是什么？虽然台积电领先，但他们先进制程上的溢出需求太多了——N3 现在大部分是 AI 加速器，也许大部分就是英伟达一家。同时还有大量对 CPU、对其他东西的需求，顺便说，那些东西也是 AI 需要的。因为 AI，CPU 的需求出现了巨量涌入。你怎么看眼前这个机会：英特尔落后几年，而台积电严重超载？

普什卡尔·拉纳德：追赶台积电有好几个侧面。我们需要追的是规模。就像你说的，他们今天作为晶圆制造商比我们大得多，甚至比三星还大。规模上的追赶会是一个渐进过程。如果你说的是纯技术上的追赶，我认为我们已经到位了。我们可能在性能、功耗或者面积密度上差几个百分点。但这种「某家晶圆厂领先、某家落后」的基准对比，只有在你落后整整一代或者两代、或者领先一代两代的时候才有意义——那时候它才会对你的裸片产出、面积或者功耗之类的功能产生实质差别。但如果你只差几个百分点，那时候就是在抠头发丝，因为它并不是单一维度的：不只是密度，也不只是原始性能，不同应用要的是不同的向量。你可以差几个百分点，但你必须准时。你的执行必须让良率非常高，才能支撑又大又快的提产。那实际上比追那几个百分点的性能或者面积更重要。

德瓦克什：我在看 SemiAnalysis 的一些数字，似乎说明在晶体管密度上，2028 年才出的 14A 会和 N2 相当。

普什卡尔·拉纳德：首先，我会质疑你这个基准对比。但就像我说的，大致处在正确的量级、并且非常可预测，这才重要。而且它不是单一维度的。我们不是只造一种晶体管——比如 14A 或者 18A 就一种。你会造好几种晶体管：有低漏电的，有高性能、高驱动电流的；你在造 SRAM：有高密度 SRAM，有高性能 SRAM。还有很多别的功能，比如模拟电路、射频电路。是这些东西的总和，才让一门技术有竞争力。

德瓦克什：那我猜你现在做的资本开支就更重要了。台积电今年大概会做五百亿美元资本开支，你们大概两百亿。如果你现在买的设备会决定谁能承接接下来这波疯狂的 AI 需求，那现在这点资本开支的差距就更关键了，对美国和其他国家也一样。

普什卡尔·拉纳德：是的，非常是。今天拿我们和台积电比有点不太公平，因为今天他们基本上是所有人的代工厂，而我们在很大程度上还是英特尔自己的代工厂。我们会变成别人的代工厂。到时候，我们的资本开支也会跟着长。

德瓦克什：英特尔在六十年代末是从 DRAM 生意起家的。你们当年做 DRAM，后来把它卖了；几年前又把闪存业务卖了。你怎么看这件事？给听众一点背景：这些行业现在都是万亿美元级别，因为 AI 需求把它们炸开了。

普什卡尔·拉纳德：事后看，那显然不是卖掉闪存业务最聪明的时点。当年那么做有很好的理由，而且显然没人能看见今天这么大的需求。但今天，世界会把能造出来的算力全吃掉，也会把能造出来的内存全吃掉。我甚至要说，今天内存的供给紧张比算力更严重。

德瓦克什：我能不能把你的判断总结一下，你看对不对：边际产出其实可以涨得很快——十二个月这个量级——但到本十年末为止，能增加的总量极其有限。明年的产出可能比人们预测的更高，但 2030 年的产出不会比人们预测的明显更高。

普什卡尔·拉纳德：除非整条供应链都飞快地提产。现在已经到了 26 年中间，离本十年末没几年了。考虑到交期……假设你今天下一笔巨大的设备订单，等设备要十八个月，那你已经进到 28 年了。从那时候起，如果你还要建新的厂房外壳、建新厂，基本就是十年末了。

德瓦克什：我觉得聊聊你们和埃隆在 Terafab 上的合作会很有意思。那边在做什么？

普什卡尔·拉纳德：嗯，埃隆公开谈过他想建一座晶圆厂。

埃隆·马斯克：我们要么把 Terafab 建起来，要么就没有芯片。而我们需要芯片，所以我们会把 Terafab 建起来。

普什卡尔·拉纳德：思路差不多。他看到的是硅、算力和内存需求的巨量增长。我认为他得出的结论是：他自己的生意会需要大量硅。他想也许干脆全部自己做。但和造一辆车不同，这件事精细又复杂，所以我们觉得可以一起合作，帮他把晶圆厂更快地建起来。

德瓦克什：但因为在设备这一层有瓶颈，世界上硅的净总量似乎并不会因此增加。只是说，如果有人要新建一座厂，他能拿到有保障的供应，而这在他用别人的晶圆厂时是拿不到的。

普什卡尔·拉纳德：不只是设备。一座厂确实需要大量电力、大量水、大量耗材。还有很多别的输入变量。

德瓦克什：但那些可以像设备那样扩不起来吗？

普什卡尔·拉纳德：有些比较容易扩，有些不容易，但，是的。某种意义上是的，我们需要多得多的设备。但同时，我们也确实需要多得多的厂房空间、多得多的洁净室产能。

德瓦克什：如果想到英特尔这样一家晶圆厂，必须盖这些昂贵的设施、买昂贵的设备，我想知道你认为它的经济性本质上会长成什么样，会不会变得更经济，能不能扩得更快。

普什卡尔·拉纳德：就像我前面说的，这是极其资本密集的生意。如果把过去二十年、三十年、四十年建一座厂的成本画成线，我认为它每四到五年翻一番。即使只看厂内的光刻——最贵的那个模块，也就是图形化——它翻倍的速度比这个还快。今天，一台 High-NA EUV 扫描仪加上它配套的所有设备，大约四亿美元。那这意味着什么？如果这个速度继续下去，你顺着线画，是不是四年后图形化的成本要八亿美元？那不太说得通。一个很有意思的思想实验是问：有没有什么我们现在能做、而二十年前做不了的事，会带来完全不同的做法？这是一个极度厌恶风险的行业，而且理由充分——你投进去几百亿美元，你真的不想冒险。你想按几十年来一直的做法继续做。这不只是半导体，几乎所有行业都是。如果你十年又十年地一直这么做，你就会被规训。英特里有新来的工程师，进来就被教：「厂就是这么运转的，流程就是这么走的。」他们把这当福音。可这真是今天造芯片最好的方式吗？这是个非常成立的问题。

德瓦克什：我很好奇你在暗示什么，因为它可以是任何东西——从想办法少走几次光刻、在这个昂贵部件上省钱，到也许我们要重新想晶体管。你说的层级是——

普什卡尔·拉纳德：以上全部。晶体管架构在演化。硅晶体管本身已经演化了三四十年，而且还会继续。你已经看到从平面晶体管到 FinFET、到今天的环绕栅极。还会有更多。那条路线图是存在的，而且相当明确，有很多人在做。但还有些事，比如……你今天真的需要洁净室吗？你需要把基础设施做得像今天这么精密、这么复杂吗？

德瓦克什：当然可以做这样一个实验：让人在研究用的厂里吃汉堡、抽雪茄，看良率会怎样。

普什卡尔·拉纳德：那会是个很好的实验，但没有任何在位者——英特尔、台积电或者三星——会愿意主动去做。这就是我说的意思。这是一门极度厌恶风险的生意，理由充分。每损失一天产能，就是……我不知道多少钱。

德瓦克什：但你不建洁净室，将来能省下那么多钱。

普什卡尔·拉纳德：但真正的关键是风险，是对未知的恐惧。没有人会主动承担那个风险。所以我认为，有时候从一张白纸开始、把一切都重新想一遍是好事。顺带说，芯片设计也是一样。我们做 CPU 设计的很多方式，大概是三十年前就定下来的。这意味着今天照老样子做还聪明吗？大概不。但这是个非常复杂的问题。在芯片设计里，我猜承担风险的能力高一些；在这一块，低一些。但考虑到今天的经济账，我认为这是个非常成立的问题：也许有更聪明的做法。

德瓦克什：收尾的时候，也许我们从访谈开始时那个问题重新开始：英特尔怎么回应这波正在到来、而且已经到来的疯狂 AI 需求？听起来英特尔该做的是——如果终极瓶颈是你们已经有这些厂、已经有扩建这些厂的能力，但最终缺的是上游供应链的设备——那就是现在尽可能多地募资。就像英伟达把内存和其他部件锁下来，据报道做出了数千亿美元量级的承诺；英特尔也许该做同样的事：把承诺都做出去，好让未来几年美国在先进制程上占有半导体制造的相当大一块。

普什卡尔·拉纳德：你是在建议我们该多买很多设备，对吧？

德瓦克什：对，因为听起来否则过几年你们就会处在这个位置：「天啊，我们现在本可以赚上万亿美元，可所有设备都在台湾。」

普什卡尔·拉纳德：是的，这是个非常成立的问题。如果我们早知道今天知道的事，我们大概一年前就会多投。知道了现在知道的这些，我认为我们会多投。